Para la tecnología de envasado de chips HPC, TSMC ha propuesto un nuevo documento de tecnología de envasado 3D SoIC (SystemonIntegratedChips) de última generación en el Simposio de Tecnología y Circuitos VLSI (Simposio de Tecnologías y Circuitos VLSI de 2019) en junio de 2019; a través de la densidad de los golpes, mejore la velocidad general de operación entre el procesador de la CPU / GPU y la memoria.
En general, se espera que continúe extendiéndose a través de la tecnología de envasado SoIC y como una nueva solución para el envasado avanzado de TSMC en el back-end de InFO (Integrated Fan-out) y CoWoS (Chipon Waferon Substrate).
El embalaje 3D mejora con éxito la productividad de HPC con métodos de apilamiento vertical y volumen en miniatura
Debido al avance de la tecnología de desarrollo de semiconductores y la reducción del tamaño de los componentes, el desarrollo del empaque de chips HPC debe considerar el volumen requerido para el empaque y la mejora del rendimiento del chip. Por lo tanto, la tendencia de desarrollo futuro de la tecnología de empaque de chips HPC es adicional al tipo de abanico existente. Además del paquete de nivel de oblea (FOWLP) y el paquete 2.5D, el objetivo será el desarrollo de la tecnología de empaque 3D más difícil.
La llamada tecnología de empaque 3D es principalmente para mejorar la velocidad de computación y la capacidad del chip HPC de AI, tratando de integrar la memoria de alto ancho de banda HBM y los procesadores CPU / GPU / FPGA / NPU con la tecnología TSV (Siliary Perforation) de alta gama. Al mismo tiempo, los dos se apilan verticalmente para reducir la ruta de transmisión del otro, acelerar el procesamiento y la velocidad de operación, y mejorar la eficiencia de trabajo del chip HPC general.
TSMC e Intel están introduciendo activamente el empaque 3D, lo que llevará al seguimiento de la planta de empaque y pruebas OEM
Según la tecnología de empaquetado 3D actual, dado que el procesador y la memoria en el chip HPC deben apilarse verticalmente, el costo de desarrollo es mucho más alto que las otras dos tecnologías de paquete (FOWLP, paquete 2.5D), y la dificultad del proceso es más complicada . El rendimiento del producto terminado es bajo.
En la actualidad, se han anunciado los últimos logros de la tecnología de embalaje 3D. En esta etapa, además del líder de fabricación OEM de semiconductores, TSMC es el más activo. Se ha anunciado que se espera que introduzca tecnologías de empaque 3D como SoIC y WoW (WaferonWafer) en 2020, e IDM OEM Intel. También propone el concepto de empaque 3D de Foveros, que se enfrentará al mercado de empaque de procesadores posteriores y chips HPC en la segunda mitad de 2019.
A medida que los fabricantes de fundición de semiconductores y las plantas IDM continúen invirtiendo en recursos de I + D para la tecnología de empaque 3D, también liderarán otra ola de tecnología de prueba y empaque 3D. Se cree que las fábricas de embalaje y pruebas OEM (como ASE, Amkor, etc.) también intensificarán sus esfuerzos. La tendencia de desarrollo de esta tecnología de embalaje 3D Wave.